Manuel Eugenio
Acacio Sanchez
Catedraticos de Universidad
Thèse de doctorat
Thèses dirigées (7)
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Hardware techniques for the design of efficient inference accelerators of deep neural networks 2022
Universidad de Murcia
Muñoz Martínez, Francisco
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Mejora de la eficiencia energética de sistemas de memoria transaccional hardware para arquitecturas multinúcleo 2016
Universidad de Murcia
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Sincronización y comunicación eficientes en arquitecturas many-core CMP = Efficient synchronization and communication in many-core chip multiprocessors 2012
Universidad de Murcia
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Técnicas hardware para Sistemas de Memoria Transaccional de alto rendimiento en procesadores multinúcleo = Hardware techniques for High-performance Transactional Memory in many-core chip multiprocessors 2011
Universidad de Murcia
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Mejora del rendimiento y reducción de consumo de los procesadores multinúcleo usando redes heterogéneas 2010
Universidad de Murcia
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Fault-tolerant Cache Coherence Protocols for CMPs 2009
Universidad de Murcia
Fernández Pascual, Rosaura
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Efficient and Scalable Cache Coherence for Many-Core Chip Multiprocessors 2009
Universidad de Murcia
Jurys de thèses (13)
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Président du jury
Improving the Performance, Portability, and Productivity of Hardware Accelerators 2023Universidad de Murcia
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Président du jury
Efficient l2 cache management to boost gpgpu performance 2019Universitat Politècnica de València
Candel Margaix, Francisco
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Président du jury
Improving Energy and Area Scalability of the Cache Hierarchy in CMPs 2017Universitat Politècnica de València
Valls Mompó, Joan Josep
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Un secrétaire du jury
Contention-Aware Scheduling for SMT Multicore Processors 2017Universitat Politècnica de València
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Un secrétaire du jury
Cache architectures based on heterogeneous technologies to deal with manufacturing errors 2015Universitat Politècnica de València
Lorente Garcés, Vicente Jesús
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Un secrétaire du jury
Dynamic Power-Aware Techniques for Real-Time Multicore Embedded Systems 2014Universitat Politècnica de València
March Cabrelles, José Luis
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Rapporteur du jury
New scalable cache coherence protocols for on-chip multiprocessors: = Nuevos protocolos de coherencia escalables para multiprocesadores en chip 2014Universidad de Cantabria
Gregorio Menezo, Lucía
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Rapporteur du jury
Optimizing signatures in hardware transactional memory systems 2012Universidad de Málaga
Quislant del Barrio, Ricardo
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Un secrétaire du jury
Diseño de arquitecturas para la mitigación de fallos hardware en procesadores multinúcleo 2011Universidad de Murcia
SANCHEZ PEDREÑO, Daniel
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Rapporteur du jury
Architectural support for high-performing hardware transactional memory systems 2011Universitat Politècnica de Catalunya (UPC)
Lupon Navazo, Marc
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Rapporteur du jury
Efficient techniques to provide scalability for token-based cache coherence protocols 2009Universitat Politècnica de València
Cuesta Sáez, Blas Antonio
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Rapporteur du jury
Design and implementation of efficient topology agnostic routing algorithms for interconnection networks 2008Universitat Politècnica de València
MEJÍA GÓMEZ, ANDRÉS
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Un secrétaire du jury
Diseño, evaluacion y optimizacion de la transformada wavelet para codificacion de video medico en arquitecturas monoprocesador 2004Universidad de Murcia