Thesis

  1. Mejora del rendimiento y la escalabilidad de los multiprocesadores de memoria compartida-distribuida basados en directorios 2003

    Universidad de Murcia

Supervised Theses (7)

  1. Hardware techniques for the design of efficient inference accelerators of deep neural networks 2022

    Universidad de Murcia

    Muñoz Martínez, Francisco

  2. Mejora de la eficiencia energética de sistemas de memoria transaccional hardware para arquitecturas multinúcleo 2016

    Universidad de Murcia

    Gaona Ramirez, Epifanio

  3. Sincronización y comunicación eficientes en arquitecturas many-core CMP = Efficient synchronization and communication in many-core chip multiprocessors 2012

    Universidad de Murcia

    Abellan Miguel, José Luis

  4. Técnicas hardware para Sistemas de Memoria Transaccional de alto rendimiento en procesadores multinúcleo = Hardware techniques for High-performance Transactional Memory in many-core chip multiprocessors 2011

    Universidad de Murcia

    Titos Gil, José Rubén

  5. Mejora del rendimiento y reducción de consumo de los procesadores multinúcleo usando redes heterogéneas 2010

    Universidad de Murcia

    Flores Gil, Antonio

  6. Efficient and Scalable Cache Coherence for Many-Core Chip Multiprocessors 2009

    Universidad de Murcia

    Ros Bardisa, Alberto

  7. Fault-tolerant Cache Coherence Protocols for CMPs 2009

    Universidad de Murcia

    Fernández Pascual, Rosaura

Theses Committees (13)

  1. Chair of the Committee

    Improving the Performance, Portability, and Productivity of Hardware Accelerators 2023

    Universidad de Murcia

    Martínez Sánchez, Pablo Antonio

  2. Chair of the Committee

    Efficient l2 cache management to boost gpgpu performance 2019

    Universitat Politècnica de València

    Candel Margaix, Francisco

  3. Chair of the Committee

    Improving Energy and Area Scalability of the Cache Hierarchy in CMPs 2017

    Universitat Politècnica de València

    Valls Mompó, Joan Josep

  4. Secretary of the Committee

    Contention-Aware Scheduling for SMT Multicore Processors 2017

    Universitat Politècnica de València

    Feliu Pérez, Josué

  5. Secretary of the Committee

    Cache architectures based on heterogeneous technologies to deal with manufacturing errors 2015

    Universitat Politècnica de València

    Lorente Garcés, Vicente Jesús

  6. Secretary of the Committee

    Dynamic Power-Aware Techniques for Real-Time Multicore Embedded Systems 2014

    Universitat Politècnica de València

    March Cabrelles, José Luis

  7. Committee Member

    New scalable cache coherence protocols for on-chip multiprocessors: = Nuevos protocolos de coherencia escalables para multiprocesadores en chip 2014

    Universidad de Cantabria

    Gregorio Menezo, Lucía

  8. Committee Member

    Optimizing signatures in hardware transactional memory systems 2012

    Universidad de Málaga

    Quislant del Barrio, Ricardo

  9. Secretary of the Committee

    Diseño de arquitecturas para la mitigación de fallos hardware en procesadores multinúcleo 2011

    Universidad de Murcia

    SANCHEZ PEDREÑO, Daniel

  10. Committee Member

    Architectural support for high-performing hardware transactional memory systems 2011

    Universitat Politècnica de Catalunya (UPC)

    Lupon Navazo, Marc

  11. Committee Member

    Efficient techniques to provide scalability for token-based cache coherence protocols 2009

    Universitat Politècnica de València

    Cuesta Sáez, Blas Antonio

  12. Committee Member

    Design and implementation of efficient topology agnostic routing algorithms for interconnection networks 2008

    Universitat Politècnica de València

    MEJÍA GÓMEZ, ANDRÉS

  13. Secretary of the Committee

    Diseño, evaluacion y optimizacion de la transformada wavelet para codificacion de video medico en arquitecturas monoprocesador 2004

    Universidad de Murcia

    BERNABE GARCIA, GREGORIO