Zuzendutako tesiak (14) Taldeko kideek zuzendu dituzten tesiak

2023

  1. Improving the Performance, Portability, and Productivity of Hardware Accelerators

    Martínez Sánchez, Pablo Antonio

    Tesiaren zuzendaria Jose Manuel Garcia Carrasco y Gregorio Bernabe Garcia
  2. Diseño de GPUs eficientes energéticamente explotando la coherencia entre fotogramas y optimizando los accesos a memoria

    Corbalán Navarro, David

    Tesiaren zuzendaria Juan Luis Aragon Alcaraz

2022

  1. Hardware techniques for the design of efficient inference accelerators of deep neural networks

    Muñoz Martínez, Francisco

    Tesiaren zuzendaria Manuel Eugenio Acacio Sanchez y Jose Luis Abellan Miguel
  2. Enhancing Molecular Docking with Deep Q-Networks

    Serrano Fernández, Antonio

    Tesiaren zuzendaria Jose Luis Abellan Miguel

2021

  1. Desarrollo de sistemas de tiempo real mediante el uso de aceleradores gráficos y específicos aplicados a la óptica visual humana

    Mompean Esteban, Juan

    Tesiaren zuzendaria Pablo Artal Soriano y Juan Luis Aragon Alcaraz

2017

  1. Design of Efficient TLB-based Data Classification Mechanisms in Chip Multiprocessors

    Esteve García, Albert

    Tesiaren zuzendaria Alberto Ros Bardisa

2016

  1. Mejora de la eficiencia energética de sistemas de memoria transaccional hardware para arquitecturas multinúcleo

    Gaona Ramirez, Epifanio

    Tesiaren zuzendaria Manuel Eugenio Acacio Sanchez y Juan Fernandez Peinador

2014

  1. FPFS: un sistema de ficheros paralelo basado en dispositivos OSD+= FPFS : a parallel file system based on OSD+ devices

    Aviles González, Ana

    Tesiaren zuzendaria Juan Piernas Canovas y Maria Pilar Gonzalez Ferez

2012

  1. Sincronización y comunicación eficientes en arquitecturas many-core CMP = Efficient synchronization and communication in many-core chip multiprocessors

    Abellan Miguel, José Luis

    Tesiaren zuzendaria Juan Fernandez Peinador y Manuel Eugenio Acacio Sanchez
  2. Simulación concurrente y elección dinámica de estrategias para la mejora de la entrada/salida de disco

    Gonzalez Ferez, Maria Pilar

    Tesiaren zuzendaria Juan Piernas Canovas

2011

  1. Diseño de arquitecturas para la mitigación de fallos hardware en procesadores multinúcleo

    SANCHEZ PEDREÑO, Daniel

    Tesiaren zuzendaria Juan Luis Aragon Alcaraz y Jose Manuel Garcia Carrasco
  2. Técnicas hardware para Sistemas de Memoria Transaccional de alto rendimiento en procesadores multinúcleo = Hardware techniques for High-performance Transactional Memory in many-core chip multiprocessors

    Titos Gil, José Rubén

    Tesiaren zuzendaria Jose Manuel Garcia Carrasco y Manuel Eugenio Acacio Sanchez
  3. Diseño de Mecanismos de Grano Fino para la Gestión Eficiente de Consumo y Temperatura en Procesadores Multinúcleo. Efficient power and thermal management using fine-grain architectural approaches in multicores

    Cebrian González, Juan Manuel

    Tesiaren zuzendaria Juan Luis Aragon Alcaraz

2010

  1. Mejora del rendimiento y reducción de consumo de los procesadores multinúcleo usando redes heterogéneas

    Flores Gil, Antonio

    Tesiaren zuzendaria Juan Luis Aragon Alcaraz y Manuel Eugenio Acacio Sanchez