Using a reconfigurable L1 data cache for efficient version management in hardware Transactional Memory

  1. Armejach, A.
  2. Seyedi, A.
  3. Titos-Gil, R.
  4. Hur, I.
  5. Cristal, A.
  6. Unsal, O.
  7. Valero, M.
Actes:
Parallel Architectures and Compilation Techniques - Conference Proceedings, PACT

ISSN: 1089-795X

ISBN: 9780769545660

Any de publicació: 2011

Pàgines: 361-371

Tipus: Aportació congrés

DOI: 10.1109/PACT.2011.67 GOOGLE SCHOLAR
Font de les dades: Scopus